DG645 規(guī)格
延誤
頻道4 個獨立脈沖控制位置和寬度。8 個延遲通道可供選擇。
（見下面的輸出選項）
范圍0 到 2000 秒
解決5 皮秒
準確性1 ns + (時基誤差 × 延遲)
抖動 (rms)
分機。觸發(fā)。到任何輸出
T 0到任何輸出
25 ps + (時基抖動 × 延遲)
15 ps + (時基抖動 × 延遲)
觸發(fā)延遲85 ns（外部觸發(fā)到 T 0輸出）
時基
標準水晶
抖動10 -8秒/秒
穩(wěn)定2 x 10 -6 (20 °C 至 30 °C)
老化5 ppm/年
選擇。4 OCXO
抖動10 -11秒/秒
穩(wěn)定2 x 10 -9 (20 °C 至 30 °C)
老化0.2 ppm/年
選擇。5 銣
抖動10 -11秒/秒
穩(wěn)定2 x 10 -10（20 °C 至 30 °C）
老化0.0005 ppm/年
外部輸入10 MHz ± 10 ppm，正弦 >0.5 Vpp，
1 kΩ 阻抗
輸出10 MHz，2 Vpp 輸入 50 Ω
外部觸發(fā)
速度DC 至 1/(100 ns + 最長延遲)。
10 MHz
臨界點±3.50 伏直流
坡在上升沿或下降沿觸發(fā)
阻抗1 兆歐 + 15 pF
內部速率發(fā)生器
觸發(fā)模式連拍、線拍或單拍
速度100 µHz 至 10 MHz
解決1 微赫茲
準確性與時基相同
抖動 (rms)<25 ps（10 MHz/N 觸發(fā)率）
<100 ps（其他觸發(fā)率）
突發(fā)發(fā)生器
觸發(fā)到個 T 0
范圍
分辨率
0 到 2000 秒
5 ps
脈沖之間的周期
范圍
分辨率
100 ns 至 42.9 s
10 ns
每個突發(fā)的延遲周期1 至 2 32 - 1
輸出（T 0、AB、CD、EF 和 GH）
源阻抗50Ω
過渡時間<2 納秒
過沖<100 mV + 10 % 的脈沖幅度
抵消±2V
振幅0.5 至 5.0 V（電平 + 偏移 <6.0 V）
準確性100 mV + 5 % 脈沖幅度
一般的
計算機接口GPIB (IEEE-488.2)、RS-232 和以太網。所有儀器功能都可以通過接口進行控制。
非易失性存儲器可以存儲和調用九組儀器配置。
力量<100 W，90 至 264 VAC，47 Hz 至 63 Hz
方面8.5" × 3.5" × 13" (WHL)
重量9 磅。
保修單一年零件和人工材料和工藝缺陷
輸出選項
選項 1（延遲輸出）
輸出數量8 個（后面板 BNC）
輸出T 0 , A, B, C, D, E, F, G 和 H
源阻抗50Ω
過渡時間<1 納秒
過沖<100 毫伏
等級+5 V CMOS 邏輯
脈沖特性
上升沿
下降沿
在最長延遲后 25 ns 編程延遲
選項 2（高壓輸出）
輸出數量8 個（后面板 BNC）
輸出T 0 , A, B, C, D, E, F, G 和 H
源阻抗50Ω
過渡時間<5 納秒
級別0 至 30 V 進入高阻抗，0 至 15 V 進入 50 Ω（幅度降低 1 %/kHz）
脈沖特性
上升沿
下降沿
在上升沿后 100 ns 的 編程延遲
選項 3（組合輸出）
輸出數量8 個（后面板 BNC）
輸出T 0 , AB, CD, EF, GH, (AB+CD), (EF+GH), (AB+CD+EF), (AB+CD+EF+GH)
源阻抗50Ω
過渡時間<1 納秒
過沖<100 mV + 10 % 的脈沖幅度
脈沖特性
T 0 , AB, CD, EF, GH延遲之間的時間邏輯高
(AB+CD), (EF+GH)由給定通道的邏輯或創(chuàng)建的兩個脈沖
(AB+CD+EF)由給定通道的邏輯或創(chuàng)建的三個脈沖
(AB+CD+EF+GH)由給定通道的邏輯或創(chuàng)建的四個脈沖
選項 SRD1（快速上升時間模塊）
上升時間<100 皮秒
秋季時間<3 納秒
抵消-0.8 V 至 -1.1 V
振幅0.5V 至 5.0V
加載50Ω
